像素合并Pixel Binning

像素合并是一种时钟方案，用于合并几个相邻CCD像素收集的电荷，旨在降低噪声并提高数字相机的信噪比和帧率。合并过程由片上CCD时钟定时电路执行，该电路在放大CCD模拟信号之前先控制串行和并行移位寄存器。

为了帮助说明像素合并过程，请参考图1，其中回顾了2 x 2合并的示例。图1（a）给出了一个4 x 4并行移位寄存器像素阵列的示意图，以及一个四门串行移位寄存器和求和像素或阱（也称为输出节点）。发光的光子撞击CCD光电二极管，产生一个电子池，该电子池聚集在每个像素中，如图1（b）所示，在平行移位寄存器的右上角为四个蓝色阴影正方形的簇。每个像素可容纳的电子数量称为阱深，其范围约为30,000至350,000，具体取决于CCD规格。 CCD的动态范围与阱深成正比。入射光水平和曝光时间决定了在每个光电门或像素位置收集的电子数量。将CCD曝光一个照明周期后，电子通过并行和串行移位寄存器传输到输出放大器，然后由模数（A/ D）转换器电路进行数字化。Binning可用于通过减少图像采集所需的时间来提高聚焦精度，同时提供更高的灵敏度以降低散焦光水平。

为了说明此过程，图1（b）显示了并行寄存器中的每个集成像素，以一个门的增量步进，产生图1（c）所示的排列。这里，来自两个像素的电子保留在并行移位寄存器中，而来自其他两个像素的电子已转移至串行移位寄存器中。另一步骤（图1（c）），将并行移位寄存器中的剩余电子移位，以填充串行寄存器（图1（d））中的相邻栅极元件。最后的步骤涉及将电荷从串行寄存器（每次两个像素）移至求和像素（图1（d）和（e））。图1（f）说明了求和阱中四个像素的组合电荷，等待传输到输出放大器，在此信号将被转换为电压，然后传输到其他集成电路以进一步放大和数字化。该过程继续进行，直到读出整个阵列。在此示例中，四个相邻像素的面积已合并为一个较大的像素，有时称为超级像素。信噪比提高了四倍，但图像分辨率降低了50％。

合并阵列的大小由CCD时钟，偏置电压和视频处理信号时序控制，通常可调整为2 x 2像素，最大可包括几乎整个CCD阵列。但是，在合并模式下，串行移位寄存器和输出节点都将积累比正常操作大得多的电荷，并且必须容纳足够的电子电荷容量以防止饱和。典型的CCD串行寄存器的电荷容量是并行寄存器的两倍，并且输出节点的电荷容量通常比移位寄存器大50％至100％。例如，柯达KAF全画幅CCD图像传感器具有一个9微米像素的并行阵列，每个像素有120,000电子的容量。KAF串行寄存器的电子容量是并行寄存器的两倍（240,000个电子），而输出节点的容量为330,000个电子。

像素合并的主要好处是在低光照条件下以牺牲空间分辨率为代价提高信噪比。许多电荷包的总和降低了读取噪声水平，并产生了与合并因子相等的信号改进（上例中为4x）。暗电流噪声不能通过合并减少，而只能通过将CCD冷却至低温来克服。合并在各种应用中很有用，尤其是在需要快速吞吐时间（帧速率）但以降低分辨率为代价。

撰稿人
Mortimer Abramowitz – Olympus America, Inc., Two Corporate Center Drive., Melville, New York, 11747.
Michael W. Davidson – National High Magnetic Field Laboratory, 1800 East Paul Dirac Dr., The Florida State University, Tallahassee, Florida, 32310.